SDV предоставляет новые возможности для автоматического обнаружения ошибок в моделях Simulink

Новая версия Simulink Design Verifier включает технологию Polyspace для автоматического обнаружения ошибок в моделях Simulink. Simulink Design Verifier версии 2.0 совмещает обнаружение ошибок по методике Polyspace с существующей функциональностью: доказательством свойств и генерации тестов, что позволяет сократить время обнаружения и исправления ошибок проектирования и уменьшить общую стоимость верификации систем.

Инженеры из аэрокосмической, автомобильной, медицинской областей, а также промышленной автоматизации и машиностроения могут применять модельно-ориентированное проектирование с формальными методами верификации из Simulink Design Verifier для выявления ошибок проектирования в Simulink и Stateflow моделях без использования долговременного тестирования и моделирования.

Основные возможности инструмента включают:
• Обнаружение мертвой логики, переполнений в целочисленной арифметике, деления на ноль и невыполнения утверждений (assertion)
• Блоки и функции для моделирования функциональных требований и требований безопасности
• Генерация тестовых векторов для 100% охвата тестированием
• Доказательство свойств, с генерацией случаев, когда они не выполняются
• Поддержка моделей с арифметикой с плавающей и фиксированной точкой

${message}

${message}