${message}

${message}

Дополнительный пакет для взаимодействия среды MATLAB и Simulink® с HDL симуляторами производства Mentor Graphics, Cadence и Synopsys, который позволяет верифицировать VHDL, Verilog и разработки со смешанным кодом.
HDL Verifier - это дополнительный пакет для взаимодействия среды MATLAB и Simulink с HDL симуляторами производства Mentor Graphics, Cadence и Synopsys, который позволяет верифицировать VHDL, Verilog и разработки со смешанным кодом.

EDA Simulator Link позволяет использовать код MATLAB и модели Simulink в качестве тестового стенда, который генерирует воздействия для HDL модели и анализирует ответную реакцию.

Позволяет также заменить несколько HDL компонентов кодом MATLAB или моделью Simulink, позволив смоделировать полностью всю систему до того момента, как отсутствующие HDL компоненты станут доступны.

Совместная эмуляция HDL
Режим совместной эмуляции, реализуемый инструментом HDL Verifier, позволяет проверить соответствие вашего HDL кода и алгоритмов MATLAB и моделей Simulink, а также оценить, как различия между ними влияют на работу проекта на системном уровне.

HDL Verifier обеспечивает средcтва для автоматического подключения HDL симуляторов Cadence Incisive, Mentor Graphics ModelSim, и Questa к MATLAB и Simulink.

Верификация в режиме FPGA-in-the-Loop (ПЛИС в замкнутом контуре)
HDL Verifier автоматизирует процесс переноса HDL кода на отладочные платы с ПЛИС, где он выполняется быстрее, что позволяет сократить время выполнения тестовых сценариев.

Данный режим проверки называется FPGA-in-the-Loop (FIL). В результате чего разработчик может опробовать большее число тестов и применять интенсивное регрессионной тестирование в своих проектах. Данный подход также гарантирует, что поведение алгоритма будет соответствовать ожиданиям в реальных условиях.

HDL Verifier поддерживает верификацию в режиме FIL для отладочных плат фирм Xilinx и Altera по интерфейсу Gigabit Ethernet. Список поддерживаемого оборудования можно посмотреть в документации.

Совместное использование HDL Verifier и HDL Coder
HDL Verifier работает совместно с инструментом HDL Coder для ускорения рабочего процесса по разработке и верификации проектов для FPGA и ASIC.

При генерации HDL кода с помощью HDL Coder можно также получить модели для ко-симуляции или для работы в режиме FPGA-in-the-Loop. Кроме того, HDL Verifier позволяет объединять сгенерированный код с имеющимися наработками на HDL в виде черных ящиков.

Совместно с HDL Coder, эти инструменты организуют полный рабочий цикл для проектирования приложений с высокой степенью интеграции, придерживающихся таких стандартов, как DO-254.
Поделиться
*
Настоящим в соответствии с Федеральным законом № 152-ФЗ «О персональных данных» от 27.07.2006, отправляя данную форму, вы подтверждаете свое согласие на обработку персональных данных . Мы, ООО ЦИТМ "Экспонента" и аффилированные к нему лица, гарантируем конфиденциальность получаемой нами информации. Обработка персональных данных осуществляется в целях эффективного исполнения заказов, договоров и пр. в соответствии с «Политикой конфиденциальности персональных данных». * - обязательные поля